برگزاری دوره آموزشی زبان verilog

انجمن علمی دانشجویی برق شهید عباسپور دانشگاه شهید بهشتی دوره آموزشی زبان verilog را برگزار می کند.

- انجمن علمی دانشجویی برق شهید عباسپور دانشگاه شهید بهشتی دوره آموزشی زبان verilog را برگزار می کند.

به گزارش سایت قطره و به نقل ازباشگاه دانشجویان ایسنا، Verilog یک زبان توصیف سخت افزاری (Hardware DESCRIPTION Language) یا HDL است که برای مدل کردن سیستم ­های الکتریکی از آن استفاده می شود.

معمولا از Verilog برای طراحی مدارهای دیجیتال استفاده می شود.

hat is HDL - VHDL versus Verilog - Verilog basics - Module definition in Verilog - Structural modeling - Dataflow modeling - Behavioral modeling - Test bench creation Function simulations with ModelSim Tool - Blocking and non_blocking assignments - Finite state machine(FSM) design - Design and synthesize sample circuits on FPGA از جمله سرفصل های این دوره است که با تدریس دکتر سید جوادی آموزش داده می شود.

دوره آموزشی زبان verilog به مدت 12 ساعت، از 8 خرداد 99 ، ساعت 5 الی 8 بعدازظهر برگزار می شود.

علاقمندان جهت کسب اطلاعات بیشتر و ثبت نام می توانند نام و نام خانوادگی، شماره دانشجویی، رشته و مقطع تحصیلی، شماره تماس خود را به آیدی edu_aesa_pwut@ ارسال کنند.